宏指令结构技术体系

MISC（Macro Instruction Set Computer）宏指令集体系结构计算机。1985年由北京多思软件有限公司提出并组织开发的新一代计算机CPU体系结构。1988年由张效祥院士命名。1993年继MISC前期研究结果，由北京多思科技工业园股份公司发展64位高性能MISC通用CPU芯片，以及北京南思达科技发展有限公司发展高性能MISC安全通用CPU芯片，经十年实践，完善了MISC技术体系。

MISC技术体系包括：

（1） 可变长宏指令体系结构设计技术VLMIW (Variable Length Macro Instruction Word Architecture)

（2） 显式硬件单元控制思想设计技术EHCC（Explicitly Hardware Cell Controlling）

（3） 单元级系统集成技术ESOC（Elements Level System-on-chip）

（4） 常规集成电路设计技术ICKH（IC Design Know-How）

1. 可变长宏指令体系结构技术VLMIW

可变长宏指令体系结构技术揭示了一种利用超长指令控制体系，对简单和对称的部件结构实现静态和动态的重新组织及对其操作关系重新定义的独特设计，使该体系结构可根据具体应用进行重新组合，而每种组合都会使该微处理器所使用的超长指令控制体系支持的宏语言，在实质上接近人类对计算机操作行为的需求，即该微处理器实际操作运行的宏指令直接反映高级语言元素的语义、语法及语用关系，支持高级语言的高层语义操作。

可变长宏指令体系结构技术以算子为指令成分构成高层语义，通过宏指令加工技术，支持复杂指令功能的并行操作；通过显式、隐式、备份指令形态和三维译码器支持复杂指令功能的扩展。

1.1 宏指令加工技术IMP（Instruction Macro Processing）

通过拼装、延时、替换、排序的方法，将算子或宏指令成分有序合成单周期执行的指令代码流，最大限度地使用指令频宽，提高操作时的并行性。

排序技术 (Queuing )：指令串行与并行操作关系的处理，包括显式、隐示和备份指令的排序。通过该指令控制排序方法及装置，可以将数据相关或操作相关的指令成分，设计在一条排序操作的控制指令中，使串行操作连续并与其他操作并行。从而减少了指令空间的占用，即减少了对指令高速缓存的需求，又减少了取指周期。

拼装技术 (Combination)：指令并行操作关系的处理，包括携带指令与隐式或显式指令的拼装。通过该指令控制拼装方法及装置，可将相关的串行操作过程与并行操作的指令成分，拼装在一条指令中，依据指令序列的要求，串行或并行的执行被拼装的指令成分。从而简化程序设计，可在不增加机器总线宽度、不增加每条指令的执行时间和译码控制电路延时的前提下，增加操作的吞吐量。

延时技术 (Delay)：预处理后续指令，在操作时使之实现并行处理关系。包括显式、隐示和备份指令的延时。通过该指令控制延时方法及装置，利用指令中的空闲指令编码段，添加后续操作的指令成分的延时编码，使延时指令编码在执行时，与执行时的操作指令并行。在机器总线宽度不变的情况下，使得超过机器总线宽度的编码能够同时参与控制。

替换技术 (Substitution)：显式、隐示和备份指令的并行操作关系处理。通过该指令控制替换方法及其装置，可将一个重复操作编码在多周期操作的过程中从指令字序列中分离出来并独立执行，可以精减指令流序列，可动态地增加指令的宽度。

1.2 混合模式寄存器体系结构RCREG（Recombinatorial Register）

以堆栈、队列、寄存器、存储器操作方式构成的寄存器体系结构，支持多语法操作及数据存储结构重组和寄存器复用操作。包括：

1. 操作方式转换 ：通过动态或静态指令成分设置，可以改变寄存器的操作方式（堆栈、队列、寄存器、存储器操作方式选择），支持多语法操作（前缀、中缀、后缀）；

2.体系结构置换：通过动态或静态指令成分设置，可以改变寄存器体系结构（主副本寄存器结构、窗口寄存器结构、旋转寄存器结构），支持繁衍寄存器堆体系操作。

3. 控制指令链接：通过宏加工将算子链接到指令配置文件中，实现体系结构置换操作。

1.3 三维译码体系3RDec（3-Route Instruction Decoder）

MISC体系结构的译码器体系是依据人类行为操作需求而设计的。

MISC体系结构译码器的特征：主从译码控制方式；独立的并行控制方式；独立的串行控制方式；并行串行混合控制方式；

MISC体系结构译码器存在重组和宏加工的方式，可以排序、拼装、替换和延时，存在并行、串行、优先和等待执行方式。

MISC体系结构译码器体系包括：主译码器（相关控制译码器）、从译码器（包括独立译码器、三维译码器、总线控制译码器、接口译码器等）

相关译码：是典型的主从式译码控制方式。其主译码器实现指令形态的译码，其从译码器实现指令格式或算子格式的译码。特征：隐式和显式共同作用。

独立译码：是指对多种指令格式可以分别地并行或串行译码的译码器。可以主从译码控制方式由主译码器控制从译码器，完成指令译码控制。独立译码器可设计成相同的或不同的译码体系，由主译码器控制译码器的分配。主要功能是完成多种指令格式的译码。包括：

1. 相同译码体系：所有的指令格式均通过该译码体系译码。

2. 不同译码体系：对不同的指令格式通过相应的译码体系译码器译码。

3. 主从式控制：主译码器对指令形态所携带的指令格式分配相同或不同译码体系，译码执行。

4. 独立并行控制：根据指令形态所携带的不同指令格式顺序排列译码体系，使用相同或不同译码体系，译码执行。特征：显式控制。

三维译码器体系：是指显式指令、隐式指令和备份指令结构可被并行译码、串行译码（布尔形式），共同作用；三维译码器可在相关译码器控制下，完成译码，与其他独立译码器共同组织MISC体系的译码体系，包括总线控制译码器、存储控制译码器、专用IO控制译码器、安全译码器、循环移动流水译码器等多译码器装置。其特征：

三维译码器装置主要控制多种指令配置文件编码，支持多种指令配置文件译码；形成可连续执行的译码控制流，支持指令并行和串行操作的优化译码；实现最大优化译码设计的要求，支持优化编译器算法的实现。包括：

1. 布尔操作关系：三维译码器可实现并行（独立）、串行（相关）或空操作（延时）功能

2. 分时操作关系：根据布尔操作关系，可建立指令流分时、约束操作功能

3.异常处理：独立实现系统的异常处理与操作并行

4. 多配置文件：同时对多种配置文件译码，并经转换、优化，形成高速内部指令流

1.4 显式、隐式、备份指令形态3IT（Explicit_Implicit_Reserve Instruction Type）

显式指令形态是构成一个算法或操作的完整目标指令结构。

隐式指令是配合显式指令实现一个算法或操作中的宏操作、循环操作或分支的预处理操作的指令结构。

备份指令是配合显式和隐式指令，将算法中使用到的静态控制的宏指令、循环程序、分支预处理程序，预先装载，延时操作的指令结构。

静态指令（隐式、显式、备份） 无序排列。指令形态无序排列，备份指令由显式或隐式指令装载，隐式指令在执行中装载。

备份指令延时操作：备份指令属静态指令，预先装载，根据当期指令执行，驱动译码，延时操作。

隐式指令操作复用：在显式指令执行中，建立隐式指令流（备份）。当宏指令或循环指令或分支预处理操作重复执行时，由隐式指令流操作控制。

1.5宏指令静态动态配置文件MISDCF（Macro Instruction Static and Dynamic Configuration Format）

宏指令的静态配置文件在初始化时，被装载于体系结构之中，用于标识体系结构资源与连接关系的重组。

宏指令的动态配置文件在执行中控制体系结构操作关系，实现宏指令功能。

静态配置文件：是显式硬件控制单元实现体系结构重组的初始化编码。该编码指示资源的占用及资源间的连接关系。

动态配置文件：是显式硬件控制单元实现体系结构操作重组的执行编码。该编码指示体系结构实现宏指令的操作。

2. 显式硬件单元控制技术EHCC

将体系结构中资源、网络等控制成分直接面向指令宏加工体系，使之可根据应用需求和宏加工技术，实现硬件单元重构，操作方法重组，繁衍指令语义。

2.1 可重组逻辑体系结构RCA（Recombinatorial Architecture）

根据某一类算法空间的描述，可实现支持多种算法操作的体系结构设计。该设计体现了FPGA逻辑重构、DSP编程方法、ASIC执行效率的特点，在COS系统对MISC宏指令配置文件的控制下，实现通用芯片的专用设计。

操作与资源的聚类叠加技术（三色分析）

静动态配置：网络的连接技术；支持指令繁衍及部件复用，实现小规模电路及功能可扩展性。

可控结点编码：指令成分与硬件单元的可控结点相对应，实现体系结构重组IP设计与集成。

2.2 静态动态标识体系技术SDI（Static and Dynamic Identifier System）

指令配置文件中包括静态配置文件和动态配置文件，每种配置文件均包含MISC宏指令的指令格式及宏加工算子。

静态配置文件：是显式硬件控制单元实现体系结构重组的初始化编码。该编码指示资源的占用及资源间的连接关系。

动态配置文件：是显式硬件控制单元实现体系结构操作重组的执行编码。该编码指示体系结构实现宏指令的操作。

2.3 直接间接网络连接技术DICN（Direct and Indirect Connected Net）

直接型连接网络刻画了资源与资源之间的最佳效率。

间接型连接网络刻画了资源的最佳的面积。

部分直接部分间接连接型网络刻画了设计的优化原则。

最小连接网络和全连通型优化设计技术刻画了算法的适应性和可扩展性。

2.4 主副本复用控制技术MSC（Master and Slavery Controlling）

对资源（寄存器或功能部件）的复用控制技术，以减少电路面积，提高资源利用率。包括：寄存器的资源复用、数据复用、功能部件复用、多操作功能部件复用和多功能部件的控制。

2.5 体系及指令置换技术AIT（Architecture and Instruction Transformation）

置换技术可将一种体系结构或一种指令集的目标代码转换为另一种体系结构或指令集的目标代码的操作。置换技术重要设计基础是可重组逻辑。

语义置换：即资源、操作和功能的置换

语法置换：即数据连接关系及数据网络的置换

语用置换：即结构及资源的置换

语符置换：代码和操作的置换

3. 单元级系统集成设计技术 ESOC

单元级部件（IP）系统集成（ESOC）的设计技术是可重组逻辑体系结构设计组成技术的基础；

而可重组体系结构的设计技术中，除了COS系统内置、配置文件内置、显式硬件单元控制（EHCC）的设计基础外，最重要的是使用了MISC技术体系中的ESOC（Elements System On Chip）技术。

ESOC技术在设计思想方面有三个主要表现：

1. 具有独立功能（直接面向应用）和非独立功能（间接面向应用）的IP部件；（相同的IP部件提供不同的性能指标）。

2. 所有IP部件均可被重组。（所有IP部件均可在功能、规格、性能三方面被应用需求任意重组）。

3. 部分IP部件在使用上可通过网络连接被复用。所有IP部件依性能指标“计时装配”（按功能、规格的应用要求累计重组的新的IP性能指标，与体系结构中的寄存器连接）；按应用要求重组的体系结构可“变频控制”（最大效能的控制体系结构，多时钟控制体系）。

ESOC技术的主要特征：

1. 所有IP部件是“细粒度”的显式硬件单元控制（EHCC）技术设计。控制其可控结点编码，可以实现任意功能和规格的重组设计；

2. 所有IP部件的“细粒度”显式硬件单元控制编码，可以由指令实施静态编码或动态编码控制；实现功能复用、缩小可控结点编码长度。

3. 所有IP部件均有“显式”的性能指标，相同的IP部件具有不同的性能指标。可以由使用者对应用性能进行重组设计；

4. 所有IP部件均可在可重组逻辑的体系结构中，被相互或与寄存器连接。由应用需求通过指令的静态或动态编码控制IP部件的装配；

5. 可重组逻辑体系结构的其他配置部件（时钟、寄存器、存储器、IO接口等），也必须是提供“细粒度”显式硬件单元控制的编码。由应用需求实现功能、规格、性能的重组设计；

3.1 操作系统硬化技术COSHI（Chip Operatiing System Hardware Implementation ）

将COS程序转化为硬件实现的逻辑，使之提高效率，减少程序规模，在动态使用中繁衍功能、重组结构灵活、方便，提高安全性。包括：

1. 原始密钥及安全策略注入技术

2. 可重组的安全策略设计

3. 安全译码及算法配置的控制技术

3.2外部命令与内部指令的协同控制技术EIJC（External and Internal Instruction Joint Controlling）

COS系统包括外部命令与内部程序控制两种指令体系。程序可完成操作所实现的既定功能，外部命令可补充修改既定程序模型，提高使用的灵活性和可扩展性。包括：

1. 内部指令携带外部命令控制 ；

2. 内部指令与外部命令共享资源控制；

3. 内部指令与外部命令译码控制

4. 内部指令与外部命令并行或串行操作控制；

5. 内部指令与外部命令优先和排序控制。

3.3 资源自分配技术SARO（Self-adaptable Resource Occupation）

当M个操作需求同时出现，且占用同一资源或占用不同资源时，为有效提高资源利用率，减少资源的译码控制，使多个操作需求在同一时刻，仅有N（N＜M）个操作执行时的资源自分配技术。包括：

1. 占用同一资源的等待技术

2. 占用不同资源的优先排序技术

3. 占用不同资源时控制资源的自分配技术

3.4 指令排序技术IPSA（Instruction Priority Self-Adaptability）

当单周期或多周期操作的指令连续执行时，根据资源占用情况，自动实现分配指令的串行或并行操作以及等待延时操作的技术。包括：

1. 资源占用的排序控制

2. 指令的排序控制

3. 操作的排序控制