更新时间：2023-12-24 13:43
定制集成电路是按用户需要而专门设计制作的集成电路。简称ASIC。大量生产并标准化的通用集成电路一般不能满足全部用户的需要，研制新的电子系统常需各种具有特殊功能或特殊技术指标的集成电路。定制集成电路是解决这个问题的重要途径之一，是集成电路发展的一个重要方面。
按用户需求而设计制作的集成电路(ASIC)应运而生，按制作方式可分为全定制集成电路和半定制集成电路。
全定制集成电路是按照预期功能和技术指标而专门设计制成的集成电路，制造周期长、成本高，制成后不易修改，但性能比较理想，芯片面积小，集成度高。
半定制集成电路的设计分为基于标准单元的设计方法和基于门阵列的设计方法。基于标准单元的设计方法是：将预先设计好的、称为标准单元的逻辑单元，如与门、或门、多路开关、触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(Cell based IC)；基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制集成电路制法很多，其中的门阵列法是先将标准电路单元如门电路加工成半成品（门阵列、门海等），然后按用户的技术要求进行设计，将芯片上的各标准电路单元连成各种功能电路，进而连成所要的大规模集成电路。采用此法，从预制的半成品母片出发，借助计算机辅助设计系统 ，只须完成一 、两块连线用的掩膜版再进行后工序加工，即可得到预期的电路。。因此研制周期大大缩短 、成本降低、修改设计方便，宜于大批量生产。缺点是芯片面积利用率低，性能不如全定制集成电路。
按照用户需要而专门设计制作的集成电路。定制集成电路有别于已经大量生产并标准化的通用集成电路。通用集成电路并不能满足全部用户的需要，研制新的电子系统常常需要各种各样具有特殊功能或特殊技术指标的集成电路。
解决这个问题的途径通常有三：①用中、小规模集成电路和分立元件组合成新电路；②利用标准微处理器或微控制器编制软件的办法来实现所要求新电路的功能；③定制集成电路。其中定制集成电路已经成为集成电路发展的一个重要方面。定制集成电路按制作方式分为全定制集成电路和半定制集成电路。
按照预期功能和技术指标而专门设计制成的集成电路。全部制造过程包括电路的逻辑设计、电路设计、掩模版设计制造、芯片工艺加工、组装外壳、功能和参数测试等工序。这种集成电路制造周期长、成本高，主要是靠人工设计，制成后不易修改。但是性能比较理想，芯片面积小，片上集成度可以做得很高，并且适合于过渡到大量生产。
针对全定制集成电路研制周期长、耗费人力多、成本高等缺点，出现多种改进制作的新方法。
又称母片法，将典型的门电路以阵列形式整齐排列，元件之间、单元电路之间互不连接，留出布线通道，并将其加工成半成品备用。然后，按用户对定制集成电路的技术要求进行设计，将芯片上的元件连成各种单元功能电路（如门电路、触发器、缓冲器、多路开关等），进而连成所需要的大规模集成电路。采用这种方法，从预先制备好的半成品母片出发，借助于计算机辅助设计系统，只须完成一、两块连线用的掩模版再进行后工序加工，即可得到预期的电路。因此，研制周期大大缩短，成本降低、修改设计也很方便。它的技术性能虽略逊于全定制集成电路，但远较其他方法优越。这种电路的缺点是：①元件与元件之间、单元与单元之间预留的空隙要足够大，以便在形成各种集成电路布局、布线时有充分的余地，因而芯片尺寸较大；②母片是按一定规格预制的,而定制集成电路的要求又各不相同,常使芯片上许多单元电路得不到利用；③每级组成的功能电路可能不同，走线长短可能差别很大，从而造成级间延迟时间不同，如设计不当还可能出现假信号。
采用这种方法设计定制集成电路要使用计算机辅助设计系统。事先将各种典型功能的单元电路设计好，并存进计算机的存储器内备用。设计定制集成电路时,可按需要将其调出显示在荧光屏上,用光笔或键盘进行编辑，组成符合要求的集成电路，并用计算机对此电路的参量进行模拟计算。在得到符合要求的设计后，配合图形发生器制作掩模版，并转入芯片工艺加工。由于设计的全过程都借用计算机,效率很高,可节省大量人力和时间，制出的电路技术性能也比较理想。但是，这种方法必须有较好的计算机辅助设计系统，还要预先储备具有各种功能的单元电路才能实现。
设计电路版图时，为便于布局和布线，各种功能的单元电路版图都采用同一高度（宽度可不相同），以便于在设计电路时将所需的单元电路象积木块似的组合在一起，再在布线通道中互连，形成预期的定制集成电路。这种设计法称为标准单元设计法或多单元设计法，亦称积木块式设计法。用这种方法制作的集成电路，在工艺加工方面与全定制集成电路相似，所以又称“假全定制集成电路”。
利用已有的可编程序逻辑阵列 （PLA）电路也可改制为所需的定制集成电路。由于可编程序逻辑阵列电路的掩模版是可编程序的，定制这类集成电路时，只须按要求改变一块连接线的掩模版，再进行后步工序加工即可。此项工作也可借助于计算机辅助设计系统，以节省人力和时间。这种电路测试容易，修改设计或改变电路功能也很方便。但制出的集成电路速度不高，芯片上元件利用率也不高，制出新的电路在功能与性能上不可能有很大的改变。这种方法常用于数字电路系统中的控制逻辑部分。
参考书目 Saburo Murogo, VLSI Design, John Wiley & Sons,New York,1982.
(1)半定制集成电路(semicustom integratedcircuit)
由预特征化的线路、单元和宏单元组成的一种集成电路，它能在自动芯片版图设计过程中被调用，从而形成一个专用电路。
(2)门阵列(gate array)
包含一种电路元件固定拓扑结构的集成电路，用于形成宏单元和宏功能，也可互连完成一个逻辑功能。
(3)标准单元(standard cell)
由承制方所建立固定物理的和电气特性的一种单元。
(4)基本单元(basic cell)
为了便于集成，由一些晶体管和无源元件组成的单元。
(5)宏单元(macro)
具有特定电气连接的单元的集成，它的特性源于它的组成单元的特性。
注：这个定义包括了超级集成，它由一个或多个预特征化的大型单元或宏单元组成。
(1)库
应给出库的版本，所有单元和宏单元的库应按照下列几项加以描述：
—每个单元电路的图形符号；
—功能描述(例如逻辑图、真值表）；
—所有相关静态和动态电特性，包括输出负载能力、输入负载因子、静态和动态功耗等；
—详细电路图，包括晶体管尺寸；
—带有全部独特结构的单元版图设计；
—根据几何、功能、电气和时序检查来描述单元库模拟验证。
(2)计算机辅助工程(CAE)设计硬件
应给出CAE硬件（例如工作站、操作系统及其版本号、存储器要求、局域网、主机等)的描述和结构列表。
(3) CAE设计软件
给出软件包的列表，包括名称、版本、制造厂、描述语言、数据格式等。CAE系统将包括下面部分或所有的工具，对它们所包含的内容并不加限制。
a.电路图输入
使用能以特定格式产生网表的图形编辑器将半定制IC的电路图输入到CAE系统中。
b.综合
电路图能从半定制IC的功能描述或通过特定编译器编译的功能模块(例如布尔方程)中产生。编译器必须产生一种特定格式的电路图信息，且被CAE系统的其他工具所接收。综合工具也应该包括工艺拓扑结构方面的内容。
c.模拟
半定制IC的功能可以用一个模拟程序来验证,该模拟程序接受表征设计的输入网表，还接受表征应用的一系列测试向量。电路的逻辑响应和交流性能，在布局布线前用预估负载，而在布局布线后用从版图中提取的负载并进行反标注，能在不同的测试条件(最好情况、典型情况、最坏情况)下进行评价。
d.时序分析
传输延迟由一个程序来决定，该程序能将沿所有信号通道的带负载的独立元件的延迟叠加起来，且能报告用户建立的判据。
e.工程规则检查
为确定半定制IC是否能够投入生产，工艺(例如某些并行或“线或”连接的输出端口，某些电源电压引出端等)采用的设计准则的兼容性，均由包含承制方要求的检查程序验证（这种工具通常由承制方提供）。
f.可测性设计检查
通过特定的软件工具可以检测包含测试策略(如扫描通道、LSSD、边界扫描等)的设计结构的兼容性。
g.自动测试图形生成
用于产生测试程序的图形可以通过在格式上与C A E系统中其他工具兼容的特定工具产生。
h.故障分级
故障分级是对半定制IC设计中那些被电子测试程序读取和激活的节点的统计评估。在半定制IC用户和承制方之间就能接受的最小故障覆盖值达成一致。
i.版图（布局布线）
将半定制IC中的库单元布局在硅片的表面，并用专门的版图设计程序连接。这些程序将产生关于版图设计的信息，其格式与生产工具兼容。
j.设计规则检查
可由专用程序检查受到制造约束(例如在硅片上可实现的最小几何图形及其间的最小间距等)的版图设计的正确性。并将可能出现的错误信息和警告文件化。