更新时间：2022-09-15 14:16
异步计数器是异步时序电路，其主要特点是内部各触发器的时钟脉冲端CP不全都连接在一起，因此各触发器的翻转时刻有先有后，其输出可能会产生干扰毛刺现象，但其电路结构简单。
异步二进制计数器在做加法计数时是以从低位到高位逐位进位的方式T作的。因此，其中的各个触发器不是同步翻转的。按照二进制加法计数规则，第i位如果为1，则再加上1时应变为0，同时向高位发出进位信号，使高位翻转。若使用T'触发器构成计数器电路，则只需将低位触发器的Q(或Q)端接至高位触发器的时钟输入端即可实现进位。当低位由1变为0时，Q端的下降沿正好可以作为高位的时钟信号(若采用下降沿触发的T'触发器)，或者Q端的上升沿作为高位的时钟信号(若采用上升沿触发的T'触发器)。
按照二进制减法计数规则，若低位触发器已经为0，则再输入一个减法计数脉冲后应翻转为1，同时向高位发出借位信号，使高位翻转。若使用T’触发器构成计数器电路，则只需将低位触发器的Q(或Q)端接至高位触发器的时钟输入端即可实现进位。当低位由0变为1时，Q端的下降沿正好可以作为高位的时钟信号(若采用下降沿触发的T’触发器)，或者Q端的上升沿作为高位的时钟信号(若采用上升沿触发的T’触发器)。
异步十进制加法计数器是在4位异步二进制加法计数器的基础上得到的，具体如图1所示。修改时主要解决的问题是如何使4位二进制计数器在计数过程中跳过1010～1111这6个状态。假定所选用的触发器都是TTL，电路J、K悬空时相当于逻辑1电平。
如果计数器从Q3Q2Q1Q0-0000开始计数，由图1可知，触发器FF0、FF1和FF2的信号输入端J、K始终为1，即为T’触发器，在输入第8个计数脉冲之前，其工作过程和异步二进制加法计数器相同。在此期间虽然Q0输出的脉冲也送给了触发器FF3，但是由于每次Q的下降沿到达时J3=Q2Q1=0，K3=1，所以触发器FF3一直保持0状态不变。
当第8个计数脉冲输入时(此时计数器的状态为Q3Q2Q1Q0-0111)，由于J3=K3=1，所以Q0的下降沿到达后Q3由0变为1。同时J1也随着Q3变为0。第9个计数脉冲输入以后，电路状态变为Q3Q2Q1Q0-1001。第10个计数脉冲输入后，触发器FF0翻转成0，同时Q0的下降沿使触发器FF3置0，于是电路从1001返回到0000，跳过了1010～1111这6个状态，成为十进制计数器。
图2所示为异步二一五一十进制计数器74290的引脚排列图和逻辑功能示意图。它由三个JK型触发器、一个RS型触发器及几个附加门组成。R01和R02为异步清零端：S91和S92为异步置9端。整个电路可看作由两个独立的计数器组成。计数器I是由一个触发器构成的一位二进制计数器，其时钟脉冲端为CP0，状态输出端为Q0；计数器II是由三个触发器构成的五进制异步计数器，它的时钟脉冲端为CP1，状态输出端为Q1Q2Q3。