更新时间：2023-10-30 04:27
殷华湘，汉族，获工学博士学位，中国科学院微电子研究所先导工艺研发中心（十室）副主任。
殷华湘，研究员。
集成电路先导工艺研发中心(十室)
1992.9－1996.7：天津大学电子工程系半导体器件与物理专业，获工学学士学位
1996.9－1999.7：中国科学院微电子研究所，微电子学与固体电子学专业，获工学硕士学位
2000.3－2003.3：中国科学院微电子研究所，微电子学与固体电子学专业，获工学博士学位
1997.9－2003.3：中国科学院微电子研究所硅器件与集成技术研究室（一室），任研究助理，从事新型硅基CMOS器件与深亚微米集成电路技术研究
· 2003.7－2010.7：韩国三星电子（集团）综合技术院半导体研究室，任高级研究员，从事高性能多晶硅与新型氧化物薄膜晶体管的研究，负责过两个项目的研究
· 2010.8至今：中国科学院微电子研究所先导工艺研发中心（十室），任研究员，入选科学院“百人计划”，从事先进集成电路技术、新型氧化物传感器件研究
2015.10至今：中国科学院微电子器件和集成技术重点实验室副主任
2017.4至今：中国科学院微电子研究所先导工艺研发中心（十室）副主任，
纳米CMOS高级器件、集成电路先进工艺技术、低维纳米材料与器件、信息显示功能器件、硅基辐射传感器等
（ 1 ） 22纳米关键工艺技术先导研究与平台建设, 参与, 国家级, 2009-01--2014-04
（ 2 ） 16纳米硅基三维器件复合应变沟道集成, 主持, 市地级, 2011-01--2014-01
（ 3 ） 集成电路关键技术研究, 主持, 部委级, 2011-01--2014-01
（ 4 ） 体硅FinFET 与关键工艺研究, 主持, 国家级, 2013-01--2015-12
（ 5 ） 先进同步辐射探测技术, 参与, 部委级, 2013-01--2016-12
（ 6 ） 用于同步辐射的硅像素探测器关键技术研究, 主持, 国家级, 2014-01--2018-12
（ 7 ） 14nm FinFET关键工艺技术优化研究, 主持, 院级, 2015-01--2018-12
（ 8 ） 半导体二维原子晶体材料的器件构建、集成与性能, 主持, 国家级, 2016-07--2020-07
（ 9 ） 小像素二维探测器, 参与, 国家级, 2017-01--2020-12
（ 10 ） 基于多元硅漂移探测器的高效同步辐射荧光谱仪, 主持, 部委级, 2017-01--2018-12
（ 11 ） 5nm可集成堆叠纳米线环栅器件和新型FinFET及关键工艺, 主持, 国家级, 2017-01--2020-12
在国内外知名半导体电子器件杂志（包括EDL、TED、APL等）上发表过60多篇学术论文，SCI他引次数超过600次，半导体电子器件领域顶级国际学术会议IEDM上发表论文4次。
（1） FinFET With Improved Subthreshold Swing and Drain Current Using 3-nm Ferroelectric Hf0.5Zr0.5O2, IEEE ELECTRON DEVICE LETTERS, VOL. 40, NO. 3, MARCH 2019: 367-370, 2019, 通讯作者
（2） The Effect of Thermal Treatment Induced Performance Improvement for Charge Trapping Memory with Al2O3/(HfO2)0.9(Al2O3)0.1 /Al2O3 Multilayer Structure, ECS Journal of Solid State Science and Technology, 2018, 7 (12): Q229-Q234, 2018, 通讯作者
（3） Comparative Investigation of Flat-Band Voltage Modulation by Nitrogen Plasma Treatment for Advanced HKMG Technology, ECS Journal of Solid State Science and Technology，2018, 7 (8): Q152-Q158., 2018, 通讯作者
（4） Improvement of Operation Characteristics for MONOS Charge Trapping Flash Memory with SiGe Buried Channel, CHINESE PHYSICS LETTERS, 2018, 35 (5): 057302.1-5., 2018, 通讯作者
（5） Novel GAA Si Nanowire p-MOSFETs With Excellent Short-Channel Effect Immunity via an Advanced Forming Process, IEEE ELECTRON DEVICE LETTERS, 2018, 39 (4): 464-467., 2018, 通讯作者
（6） Investigation for the Feasibility of High-Mobility Channel in 3D NAND Memory, ECS Journal of Solid State Science and Technology, 2018, 7 (5) : Q75-Q79, 2018, 通讯作者
（7） Performance Enhancement for Charge Trapping Memory by Using Al2O3/HfO2/Al2O3 Tri-Layer High-k Dielectrics and High Work Function Metal Gate, ECS Journal of Solid State Science and Technology, 2018, 7 (6): N91-N95, 2018, 通讯作者
（8） Improved Operation Characteristics for Nonvolatile Charge-Trapping Memory Capacitors with High-Dielectrics and SiGe Epitaxial Substrates, CHINESE PHYSICS LETTERS, 2017, 34 (9): 097304.1-5, 2017, 通讯作者
（9） Fabrication and Characterization of p-Channel Charge Trapping Type FOI-FinFET Memory with MAHAS Structure, ECS Journal of Solid State Science and Technology, 2017, 6 (10): Q136-Q142, 2017, 通讯作者
（10） Study of sigma-shaped source/drain recesses for embedded-SiGe pMOSFETs, Microelectronic Engineering, 2017, 181: 22–28, 2017, 通讯作者
（11） 垂直纳米线晶体管的制备技术, 半导体技术, 2017, 通讯作者
（12） Process optimizations to recessed e-SiGe source/drain for performance enhancement in 22 nm all-last high-k/metal-gate pMOSFETs, Solid-State Electronics, 2016, 123: 38–43, 2016, 通讯作者
（13） Study of Silicon Pixel Sensor for Synchrotron Radiation Detection, Chinese Physics C, 2016, 通讯作者
（14） 小尺寸器件的金属栅平坦化新技术, 真空科学与技术学报, 2016, 第 2 作者
（15） Novel 14-nm Scallop-Shaped FinFETs (S-FinFETs) on Bulk-Si Substrate, Nanoscale Research Letters, 2015, 通讯作者
（16） Gate-All-Around Silicon Nanowire Transistors with Channel-Last Process on Bulk Si Substrate, IEICE Electronics Express, 2015, 通讯作者
（17） Device parameter optimization for sub-20 nm node HK/MG-last bulk FinFETs, Journal of Semiconductors, 2015, 通讯作者
（18） 单型掺杂柱电极的3D硅像素探测器的器件与制造工艺研究, 半导体光电, 2015, 通讯作者
（19） 3D硅基探测器研究现状, 电子元件与材料, 2015, 通讯作者
（20） Self-Aligned Fin-On-Oxide (FOO) FinFETs for Improved SCE Immunity and Multi-VTH Operation on Si Substrate, ECS Solid State Letters, 2015, 通讯作者
（21） Structure design and film process optimization for metal-gate stress in 20 nm nMOS devices, Journal of Semiconductors, 2013, 通讯作者
（22） CMP-Less Planarization Technology with SOG/LTO Etchback for Low-Cost High-k/Metal Gate-Last Integration, ECS Journal of Solid State Science and Technology, 2013, 通讯作者
（23） Low-Temperature-Grown Transition Metal Oxide Based Storage Materials and Oxide Transistors for High-Density Non-volatile Memory, Advanced Functional Materials, 2009, 第 4 作者
（24） Double gate GaInZnO thin film transistors, Applied Physics Letters, 2008, 第 2 作者
（25） Short Channel Characteristics of Gallium–Indium–Zinc–Oxide Thin Film Transistors for Three-Dimensional Stacking Memory, IEEE Electron Device Letters, 2008, 第 3 作者
（26） Program/Erase Characteristics of Amorphous Gallium Indium Zinc Oxide Nonvolatile Memory, IEEE Transactions on Electron Devices, 2008, 第 1 作者
（27） Fully transparent nonvolatile memory employing amorphous oxides as charge trap and transistors channel layer, Applied Physics Letters, 2008, 第 1 作者
（28） Scalable 3-D Fin-Like Poly-Si TFT and Its Nonvolatile Memory Application, IEEE Transactions on Electron Devices, 2008, 第 1 作者
（1） 22-14纳米集成电路器件工艺先导技术, 二等奖, 国家级, 2017（排名第4）
（2） 22纳米集成电路核心工艺技术及应用, 一等奖, 省级, 2016（排名第10）
（3） 极大规模集成电路关键技术研究集体, 一等奖, 院级, 2014（排名第10）
已获得130余项中国、美国、韩国等发明专利授权，其中包括美国专利授权超过30项。
（ 1 ） 浅沟槽隔离及其形成方法, 发明, 2011, 第 1 作者, 专利号: 201110048000.5
（ 2 ） 平坦化层间电介质的回刻方法, 发明, 2011, 第 2 作者, 专利号: 201110003118.6
（ 3 ） 可调节沟道应力的器件与方法, 发明, 2011, 第 1 作者, 专利号: PCT/CN2011/000278
（ 4 ） 半导体器件的制造方法, 发明, 2011, 第 1 作者, 专利号: PCT/CN2011/071060
（ 5 ） 可调节沟道应力的器件与方法, 发明, 2010, 第 1 作者, 专利号: 201010586003.X
（ 6 ） SOG与光致抗蚀剂的反应离子刻蚀方法, 发明, 2010, 第 1 作者, 专利号: 201010601185.3
（ 7 ） 层间电介质层的平面化方法, 发明, 2010, 第 1 作者, 专利号: 201010601744.0
（ 8 ） 向沟道中引入应变的方法和使用该…, 发明, 2011, 第 1 作者, 专利号: 201110007408.8
（ 9 ） 半导体器件及制造方法, 发明, 2011, 第 1 作者, 专利号: 201110068176.7
（ 10 ） 层间电介质层的平面化方法, 发明, 2011, 第 1 作者, 专利号: PCT/CN2011/071056
（ 11 ） 半导体器件的制造方法, 发明, 2010, 第 1 作者, 专利号: 201010601699.9
（ 12 ） 一种半导体结构及其制造方法, 发明, 2011, 第 1 作者, 专利号: 201110053469.8
（ 13 ） 牺牲栅去除方法及栅堆叠制作方法, 发明, 2011, 第 2 作者, 专利号: 201110051453.3
（ 14 ） METHOD OF INTRODUCING STRAIN INTO CHANNEL AND DEVICE MANUFACTURED BY USING THE METHOD, 发明, 2014, 第 1 作者, 专利号: US 8,748,272
（ 15 ） Semiconductor Device and Manufacturing Method thereof, 发明, 2015, 第 1 作者, 专利号: US 8,754,482
（ 16 ） SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, 发明, 2015, 第 1 作者, 专利号: US 8,853,024
（ 17 ） SEMICONDUCTOR DEVICE WITH GATE STACKS HAVING STRESS AND METHOD OF MANUFACTURING THE SAME, 发明, 2015, 第 1 作者, 专利号: US8994119
（ 18 ） Dual-metal gate CMOS devices and method for manufacturing the same, 发明, 2016, 第 1 作者, 专利号: US9,384,986
（ 19 ） CMOS device with improved accuracy of threshold voltage adjustment and method for manufacturing the same, 发明, 2016, 第 1 作者, 专利号: US9,373,622
（ 20 ） FinFET device and method for manufacturing the same, 发明, 2016, 第 1 作者, 专利号: US9,391,073
（ 21 ） Semiconductor device and method of manufacturing the same, 发明, 2017, 第 1 作者, 专利号: US9,548,387