更新时间：2022-07-31 17:37
绝缘体上硅，在整个行业向新一代半导体器件的衍变过程中，芯片制造商面临着严峻的挑战。具体的讲，生产高性能芯片的制造商面临的挑战来自对速度更快、温度更低的芯片设计的需求。用于移动应用的芯片制造商需要的是功耗更小的半导体器件。为了应对这些挑战，大多数业界领先的器件制造商都选择了绝缘体上硅。
SOI 是指以“工程化的”基板代替传统的体型衬底硅的基板技术，这种基板由以下三层构成：
● 薄薄的单晶硅顶层，在其上形成蚀刻电路
● 相当薄的绝缘二氧化硅中间层
● 非常厚的体型衬底硅衬底层，其主要作用是为上面的两层提供机械支撑。
开始采用SOI材料做基板时，芯片制造商在生产过程中仍然能够继续使用传统的制造工艺和设备。事实证明，SOI完全能够满足主流MOSFET（金属氧化物半导体场效应晶体管）的性能需求。对部分耗尽型和全部耗尽型CMOS（互补金属氧化物半导体） 器件的性能改善、漏电流减小以及功耗减少等都会产生极大地影响，特别适合于低电压器件结构等。
除了CMOS器件，SOI还可用来制造技术领先的微电子机械系统（MEMS
），MEMS 可用于传感器以及微光电技术电路等。此外，也可以利用SOI增强BiCMOS、功率器件和高压器件的性能，另外还能够改善在高温环境或者曝光在电离辐射环境下的集成电路的性能。
SOI晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计：由于晶体管之间是互相隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。SOI的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路（VLSI）芯片。
同时，集成电路制造商利用SOI还能够生产出在待机和操作模式下功耗更低的CMOS电路。由于此结构中绝缘层把活动硅膜层与体型衬底硅基板分隔开来，因此大面积的p-n结将被介电隔离（dielectric isolation）取代。源极和漏极（drain regions）向下延伸至氧化埋层（buried oxide BOX），有效减少了漏电流和结电容。其结果必然是大幅度提高了芯片的运行速度，拓宽了器件工作的温度范围。
与通过传统的体型衬底硅晶圆生产的芯片相比，基于SOI的芯片受“短信道”效应的影响更小。短信道效应是门极和结点之间“电荷共享”的结果。门极电场与源极和漏极互相竞争。但是由于膜层厚度大大低于源极和漏极之间的空间，晶体管本身的厚度因此受到了限制，短信道效应也将大幅度减少，甚至消失。
SOI晶圆制造技术已经开发了很多种。然而，由Soitec 倡导的被命名为Smart CutTM的粘合技术是最具有实践意义和最坚固耐用的技术之一，非常适合于量产和工业化生产。超过90%的SOI晶圆市场都是以Smart Cut 技术为基础打造的。
Smart Cut 是一种创新性的技术，用来将晶圆基板材料（如硅晶）生成的超薄单晶体层移植到另一个表面。该技术采用离子注入和热激活工艺作为一种“原子解剖刀”（atomic scalpel），逐一将晶圆水平切片，从“原”基板上剥起薄薄的一层，并将它放到新的基板上（参见图1）。
SOI 是应用最广泛的工程基板。对于现有的器件，顶层硅的厚度普遍为500A ；在65纳米技术标准下，膜厚将降到200A。而且，除了SOI之外，Smart Cut 剥离和粘合技术还适用于其它更宽泛的工程基板。分别是：
● 应变SOI，在顶层的晶格中，硅晶的电子活动层被拉紧（主要是被拉伸），这样使得电荷的流动速度更快。电路的性能至少能够提高30%至40%（报告表明电子移动速度提高了80%之多）。预计技术领先的器件制造商会将应变SOI引入到45纳米技术标准的应用中。
● 多层复合半导体基板，这些基板以第III-V 代材料为基础，如GaAs、InP、GaN以及SiC等，将被用于开发高频、高功率应用和光电器件等。
● GeOI （绝缘体上锗）基板籍由在硅上引入大量的锗，极大地改善了电子移动速度，为未来的高速逻辑应用提供了信心。这种基板将被引入到32纳米技术标准的应用中。
随着整个半导体行业的目标逐步转向提高性能、降低功耗、设计先进的微电子应用，体硅晶圆已不再能够满足需求。毫无疑问，SOI和其它工程基板将成为半导体行业未来发展的中流砥柱性能至少能够提高30%至40%（报告表明电子移动速度提高了80%之多）。